CPO（Co-Packaged Optics，共封装光学）
把光引擎从可插拔模块搬到与交换 ASIC 同一封装内，以解决高速下”信号沿长电迹跑到模块再回来”的功耗与密度瓶颈。AI 从 800G→1.6T→3.2T、单 lane 100G→200G 后成为不可避免方向。属于 光互连 的核心变量。
结构变化
- 可插拔 EML：激光 + EA 调制器集成在一颗芯片。
- CPO：InP 激光只做 CW 光源，调制交给硅光（SiPho）芯片 → 光源(InP) 与调制器(硅) 物理分离 → 可把光源拉出做 ELS 隔热。
- 平台：NVIDIA Quantum-X（InfiniBand）已出 CPO 版、Spectrum-X（以太网）已投产，均基于 TSMC COUPE 硅光平台、光源 InP CW。2028 Feynman 世代把 CPO 带到 NVLink（NVLink8 CPO / Kyber NVL1152）。
为什么”测试与良率”是真正瓶颈
PIC 封进 ASIC 封装后，一个 PIC 缺陷可能报废整个昂贵封装 → 封装前拿到 KGD（Known Good Die）是量产前提。对测试公司形成双重杠杆：
- 测试插入次数↑（PIC 晶圆测 + EIC 晶圆测 + KGD 筛选 + 封装级光电协同测试）
- 单位测试时间↑（光探测要亚微米对准，远慢于电探测）
- 设备 ASP↑（要集成激光源/可调谐激光/光功率计/光路由，甚至双面探测）
→ 即使量没爆发，测试设备需求也结构性增长。现在开启的是CPO 测试基础设施周期（早周期押注），大规模部署要 2028 后。相关公司 TER FORM AEHR + Advantest/Viavi/Santec/Anritsu。
burn-in / 老化测试为何在光学是必需步骤
含激光器件出厂初期功率/波长会漂移，burn-in 同时做缺陷筛选 + 光学稳定化（aging）。普通逻辑芯片 burn-in 只是筛选；光学里它是生产流程的必需一步。CEO 算账：8 die 封装、每 die ~1% burn-in 失败率 → 封装前筛选值 ~8% 良率，测试成本 <0.1% 产品价值。详见 AEHR。
光源之争
CPO 光源用 InP 还是 VCSEL？scale-up CPO 主线 = InP CW + SiPho；VCSEL 退守 NPO（Near-Packaged Optics）。见 InP VCSEL。
出处
- 49-光学测试 · 85-AEHR财报 · 43-InP瓶颈 · 80-VCSEL-CPO