HBM / cHBM / Memory-on-Logic（位置轴）
HBM（High Bandwidth Memory）把 8/12/16 层 DRAM die 用 TSV 垂直堆叠，底部是 base die（管内存控制、I/O、测试逻辑，是 stack 对外网关）。成品 stack 放在 GPU 旁的硅 interposer 上（2.5D）。是 内存周期 定制硅化的主轴。
三结构演进（位置轴）
- HBM(sHBM)：JEDEC 标准件，三家产品认证后可互换 = commodity 前提。HBM4 接口 2048-bit（HBM3 的 2x）。
- cHBM（custom HBM）：把 GPU 侧与内存通信的电路下推进 base die → GPU 省面积做计算。客户电路进 base die → 不可互换、换供应商要重设计，commodity 前提失效。设计方式：内存厂按客户规格 / ASIC 伙伴（MRVL）联合定义 / 客户自设计（NVIDIA）。
- memory-on-logic：内存直接 3D 叠在客户计算 die 上，interposer 消失，连接密度从数万→数十万、距离从 mm→数十 µm。GT+SK hynix 论文：64x 吞吐、3x 能效 vs 2.5D。最大问题=散热（DRAM 叠在数百瓦 die 上）。
非线性替代：cHBM 是未来几年最现实商业化路径；memory-on-logic 待散热/良率解决后才主流，两者并行一段。
base die 工艺迁移（HBM4 起 DRAM 工艺→逻辑工艺）
- SK hynix：TSMC 12nm ｜ Samsung：自家 4nm ｜ Micron：成本考量 HBM4 仍用 DRAM 工艺，HBM4E 转 TSMC 逻辑。
- base die 越靠近客户硅，内存生意越像定制硅。
营收结构变化（commodity → ASIC 化）
bit growth × ASP → 出现 NRE 收入、锁定溢价、订单 backlog（提前 2-3 年定规格/量）。收入单位从 bit → 客户项目。阴暗面：客户集中风险（客户芯片失败则产能卖不掉）。但订单型周期在资本市场估值倍数高于市场型周期（逻辑 ASIC 史证）。
封装：SPHBM4 与瓶颈上移
2026-06 JEDEC 发 SPHBM4（JESD330-4），绕过硅 interposer，价值重心从 interposer → base die。CoWoS 售罄至 2027。详见 75-SPHBM4封装。
Vera Rubin “DRAM 减半”辨析（#69）
SOCAMM（CPU 侧 LPDDR5X 模块）从 192GB→96GB（54→28TB/rack）引发内存股抛售，但那是 LPDDR5X 供给/成本问题、非 HBM 需求走弱。HBM4 容量没大涨（20.7TB）但带宽 3x（→1580TB/s）——变的是走廊速度不是仓库大小。
关联
Micron Samsung SKhynix QCOM · 功能轴 PIM-PNM · 绕道全景 内存税
2026-08 更新（专家实地 + 抛售分析，87·89）
- 8-high HBM4 权力博弈（87-韩国半导体专家）：大客户要求评估 8 层（而非路线图的 12/16 层）降本——12→8 层同 DRAM die 多产 50% 堆栈，但 HBM4 base die 用台积电先进逻辑→更多堆栈=更多贵 base die+封装→毛利改善有限。修正「内存变定制硅 ≠ 无条件定价权」。
- HBM 逐代吃更多晶圆（89-抛售底）：HBM3E 1GB≈3GB commodity 晶圆面积，16-high HBM4=4x，HBM5(2028,20-high,wafer-to-wafer hybrid bonding)≈5x。HBM 占 DRAM 晶圆投入 18%→22%→30%→38%(28底)。这是空头「creo record capex→bit 过剩」论的关键反驳。
- hybrid bonding：即时瓶颈=堆叠翘曲/机械应力的键合良率；从 HBM5 起成必需（现仍不及传统键合）；SK hynix 领先三星。20 层 wafer-to-wafer 一侧坏 die 连累配对 good die 报废。
- cHBM（定制 HBM）：把控制器移进 base die 使每件客户专属，是内存真正定制化第一步；HBM4E 起研发；引发设计工程师荒（需 synthesis 数字设计）。散热：memory-on-logic 需 HBM5 iHBM 才实用。